为什么再用verilog编写程序时，always@(posedge clock or reset)语句是非法的？

同一个always语句的触发条件，也就是@后面的内容必须统一，要么为沿触发，要么为组合逻辑数值改变触发，这是规定。要么写成always @ (posedge clk or negedge rst)要么写成always @ (*)